(Elektronické součásti) 5V927PGGI8

Vlastnosti produktu

Dokumenty a média

Environmentální a exportní klasifikace

Dodatečné zdroje

Detaily produktu
24-BITOVÝ PROCESOR DIGITÁLNÍHO SIGNÁLU

Motorola DSP56307, člen rodiny DSP56300 programovatelných digitálních signálových procesorů (DSP), podporuje aplikace bezdrátové infrastruktury s obecnými operacemi filtrování.Koprocesor vylepšeného filtru na čipu (EFCOP) zpracovává filtrační algoritmy paralelně s provozem jádra, čímž zvyšuje celkový výkon a efektivitu DSP.Stejně jako ostatní členové rodiny používá DSP56307 vysoce výkonný motor s jedním hodinovým cyklem na instrukci (kódově kompatibilní s populární rodinou jader DSP56000 Motorolas), barel shifter, 24bitové adresování, mezipaměť instrukcí a řadič přímého přístupu do paměti, jako na obrázku 1. DSP56307 nabízí výkon při 100 milionech instrukcí (MIPS) za sekundu pomocí interních 100 MHz hodin s 2,5 V jádrem a nezávislým 3,3 V vstupně/výstupním napájením.

Přehled
S využitím druhé generace sloupcové architektury ASMBL (Advanced Silicon Modular Block) obsahuje XC5VLX330T-3FFG1738I pět různých platforem (podrodin), což je největší výběr nabízený jakoukoli rodinou FPGA.Každá platforma obsahuje jiný poměr funkcí, aby vyhovovaly potřebám široké škály pokročilých logických návrhů.Kromě nejpokročilejší, vysoce výkonné logické struktury obsahují FPGA XC5VLX330T-3FFG1738I mnoho bloků na úrovni systému hard-IP, včetně výkonných 36kbitových blokových RAM/FIFO, druhé generace 25 x 18 DSP řezů, technologie Select IO s vestavěným v digitálně řízené impedanci, bloky rozhraní Chip Sync zdroj-synchronní, funkce systémového monitoru,

FUNKCE
Vysoce výkonné jádro DSP56300
● 100 milionů instrukcí za sekundu (MIPS) s taktem 100 MHz při 2,5 V jádře a 3,3 VI/O
● Objektový kód kompatibilní s jádrem DSP56000
● Vysoce paralelní sada instrukcí
● Data aritmetická logická jednotka (ALU)
- Plně zřetězený 24 x 24bitový paralelní násobič-akumulátor
- 56bitový paralelní barel shifter (rychlý posun a normalizace; generování bitového toku a analýza)
- Podmíněné instrukce ALU
- 24bitová nebo 16bitová aritmetická podpora pod softwarovou kontrolou
● Programová řídicí jednotka (PCU)
- Podpora kódu nezávislého na pozici (PIC).
- Režimy adresování optimalizované pro aplikace DSP (včetně okamžitých offsetů)
- Ovladač mezipaměti instrukcí na čipu
- Hardwarový zásobník s možností rozšíření paměti na čipu
- Vnořené hardwarové DO smyčky
- Rychlý automatický návrat přerušení
● Přímý přístup do paměti (DMA)
- Šest kanálů DMA podporujících interní a externí přístupy
- Jedno-, dvou- a trojrozměrné přenosy (včetně kruhového ukládání do vyrovnávací paměti)
- Přerušení přenosu na konci bloku
- Spouštění z přerušovacích linek a všech periferií
● Phase-locked loop (PLL)
- Umožňuje změnu nízkého dělicího faktoru výkonu (DF) bez ztráty zámku
- Výstupní hodiny s eliminací zešikmení
● Podpora ladění hardwaru
- Modul emulace na čipu (On CE).
- Testovací přístupový port (TAP) společné testovací akční skupiny (JTAG)
- Režim trasování adresy odráží interní přístupy Program RAM na externím portu