objednávka_bg

produkty

Integrované obvody IC čipy na jednom místě koupit EPM240T100C5N IC CPLD 192MC 4.7NS 100TQFP

Stručný popis:


Detail produktu

Štítky produktu

Vlastnosti produktu

TYP POPIS
Kategorie Integrované obvody (IC)  Vložené  CPLD (komplexní programovatelná logická zařízení)
Mfr Intel
Série MAX® II
Balík Zásobník
Standardní balíček 90
Stav produktu Aktivní
Programovatelný typ V System Programmable
Doba zpoždění tpd(1) Max 4,7 ns
Napájení – interní 2,5V, 3,3V
Počet logických prvků/bloků 240
Počet makrobuněk 192
Počet I/O 80
Provozní teplota 0 °C ~ 85 °C (TJ)
Typ montáže Pro povrchovou montáž
Balíček / pouzdro 100-TQFP
Dodavatelský balíček zařízení 100-TQFP (14×14)
Základní číslo produktu EPM240

Cena byla jedním z hlavních problémů, s nimiž se potýkají 3D zabalené čipy, a společnost Foveros je bude poprvé vyrábět ve velkém množství díky své přední technologii balení.Intel však říká, že čipy vyráběné v 3D Foveros balíčcích jsou extrémně cenově konkurenceschopné se standardními návrhy čipů – a v některých případech mohou být dokonce levnější.

Intel navrhl čip Foveros tak, aby byl co nejnižší a přesto splňoval stanovené výkonnostní cíle společnosti – jde o nejlevnější čip v balíčku Meteor Lake.Intel zatím nesdílel rychlost Foveros propojení / základní dlaždice, ale řekl, že komponenty mohou běžet na několika GHz v pasivní konfiguraci (prohlášení, které naznačuje existenci aktivní verze mezivrstvy Intel již vyvíjí ).Foveros tedy nevyžaduje, aby návrhář dělal kompromisy ohledně šířky pásma nebo omezení latence.

Intel také očekává, že se design bude dobře škálovat z hlediska výkonu i ceny, což znamená, že může nabídnout specializované návrhy pro jiné segmenty trhu nebo varianty vysoce výkonné verze.

Náklady na pokročilé uzly na tranzistor exponenciálně rostou, protože procesy křemíkových čipů se blíží svým limitům.A navrhování nových IP modulů (jako jsou I/O rozhraní) pro menší uzly nepřináší velkou návratnost investic.Opětovné použití nekritických dlaždic/čipletů na „dostatečně dobrých“ existujících uzlech tedy může ušetřit čas, náklady a prostředky na vývoj, nemluvě o zjednodušení procesu testování.

U jednotlivých čipů musí Intel postupně testovat různé prvky čipu, jako je paměť nebo rozhraní PCIe, což může být časově náročný proces.Naproti tomu výrobci čipů mohou také testovat malé čipy současně, aby ušetřili čas.kryty mají také výhodu při navrhování čipů pro konkrétní řady TDP, protože návrháři mohou přizpůsobit různé malé čipy tak, aby vyhovovaly jejich konstrukčním potřebám.

Většina z těchto bodů zní povědomě a všechny jsou to stejné faktory, které vedly AMD k cestě čipové sady v roce 2017. AMD nebyla první, kdo použil návrhy založené na čipové sadě, ale byl prvním velkým výrobcem, který tuto filozofii designu použil k masově vyrábět moderní čipy, k čemuž Intel, jak se zdá, přišel trochu pozdě.Technologie 3D balení navrhovaná Intelem je však mnohem složitější než organický návrh založený na prostřední vrstvě AMD, který má výhody i nevýhody.

 图片1

Rozdíl se nakonec projeví v hotových čipech, přičemž Intel uvedl, že nový 3D skládaný čip Meteor Lake by měl být dostupný v roce 2023, přičemž Arrow Lake a Lunar Lake přijdou v roce 2024.

Intel také uvedl, že se očekává, že superpočítačový čip Ponte Vecchio, který bude mít více než 100 miliard tranzistorů, bude srdcem Aurory, nejrychlejšího superpočítače na světě.


  • Předchozí:
  • Další:

  • Zde napište svou zprávu a pošlete nám ji